故障モードの分類

負荷短絡破壊

ダイオード破壊

ゲート破壊

温度破壊

アバランシェ破壊

発振破壊

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1、負荷短絡破壊

 電源回路では、負荷を短絡して短絡電流が流れた時に、電流検出で10μsec程度は必要な為、その間にFETが破壊しないような負荷短絡耐量が求められています。

FETは極短い時間内であれば破壊しない短絡耐量を持っていますが、FETメーカーから短絡耐量は公表されていない場合が多いようです。

負荷短絡時の過電流保護検出時間は破壊時間の1/3以下の時間で働くように設定する必要があります。破壊時間はドレイン・ソース間電圧によって変わりますが2SK1518(日立)を例に取ると、40μs〜250μsの破壊時間になります。このFETの過電流保護検出時間は15μs以下に設定します。

短絡耐量を超えて破壊したチップの故障状況を説明します。

○ ソース電極近くが局所的に割れる。

○ パッケージにヒビが入る。

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2、ダイオード破壊

FETの内蔵ダイオード破壊はDCモータ制御でのHブリッジ回路や三相モータの6素子インバータ回路でドレイン・ソース間の寄生ダイオードを回生用に使用した場合に発生する破壊モードです。 特に250V以上の高電圧で起こり、低電圧の100V以下では使用電圧が低いためこの破壊はほとんどありません。

ブリッジ回路ではFETの寄生ダイオードの逆回復時間が遅いとダイオードを通してアーム短絡が起こります。

ブリッジ回路では下側の寄生ダイオードが破壊します。

ダイオード破壊の対策

1、寄生ダイオードの逆回復時間は低圧FETほど速く、高圧FETは遅くなります。耐圧100Vを超えるFETでは外付けで高速ダイオードを追加する方が安全です。

2、PWM制御側のゲート抵抗を大きくしダイオード短絡時のdi/dtを抑え、短絡リカバリ電流irrを抑えることができます。結果的にdv/dtも抑えられます。

3、基板回路パターンの幅を広く取り、配線インダクタンスを低減し、ダイオード回復時のdv/dtスパイク電圧を抑えます。

4、CRスナバ回路を挿入し、ダイオード回復時のdv/dtスパイク電圧を抑えます。

ダイオード破壊をしたチップの故障状況を説明します。

○ 一部分のセルが固まる。

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3、ゲート破壊

人体や電気機器から発生する静電気やサージ電圧でMOS−FETはゲート酸化膜が破壊する事があります。

破壊後の特性

破壊例1

ゲート・ソース間:ショート

ドレイン・ソース間:ショート

FETは動作しません

破壊例2

ゲート・ソース間:電圧低下

ドレイン・ソース間:リーク電流増加

ゲートインピーダンスが低下した状態でFETは動作します

オン抵抗Rds(on)が増加しFETが発熱します

FETの温度破壊(ASO破壊)に至ります

静電破壊の対策

1、静電破壊耐量を向上させるためにゲート−ソース間にバックトゥーバック型のツェナーダイオードを入れて放電エネルギーを吸収します。

2、人体に抵抗器1MΩを介してアースをとります。

3、電子機器もアースをとります。

4、ゲート抵抗を挿入します。

ゲート破壊をしたチップの故障状況を説明します。

○ ゲート−ソース間の酸化膜下側が破壊している為アルミ電極を溶かして取り除かないと解りません。

○ 約20万個あるセルのいくつかに破壊痕が出来ます。

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4、温度破壊(ASO破壊)

非飽和動作、負荷短絡、過電流や放熱不足によりFETが過熱して破壊にいたります。

破壊後の特性

各電極間ショート

温度破壊対策

1、過熱防止にはヒートシンクに温度スイッチを取り付けます。

2、ASO保証内での放熱設計

3、過電流保護回路の挿入

温度破壊をしたチップの故障状況を説明します

○ チップ全体が黒くなります。

○ チップが溶けます。

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5、アバランシェ破壊

 アバランシェ(Avalanshe)とは雪崩の意味でFETは電子雪崩が発生します。

ソース−ドレイン間に高電圧を与え、リーク電流を流した状態をアバランシェ降伏といいます。

ドレイン近傍の空傍層の中を高電界で加速した電子がリークになります。この限界まで加速した電子はシリコン原子に衝突して自由電子の数を増大させます。この時発生する熱エネルギーが寄生サイリスタ現象を起こす原因と考えられます。

浮遊インダクタンス(モータなどの誘導負荷)による逆起電圧により破壊します。モータが瞬時停止や逆転をする際にモータが発電機として電圧を発生します。これを逆起電圧と称し、電源電圧に重なるため電源電圧の2倍の電圧がFETに印加します。

近頃はアバランシェ耐量の大きいFETが作られており、最大ドレイン電流の3倍程度まで耐えうるものもあります。

破壊後の特性

各電極間ショート

アバランシェ破壊の対策

1、基板上の大電流パターンを広く取り浮遊インダクタンスを低減します。

2、ゲート抵抗を挿入しdv/dtを抑制します。

3、ドレイン・ソース間にCRスナバ回路を挿入します。

4、ドレイン・ソース間にツェナーダイオードを挿入します。

アバランシェ破壊をしたチップの故障状況を説明します。

○ チップの内側が壊れます。

○ 黒く丸い破壊痕が残ります。

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6、寄生発振による発振破壊

 パワーMOS−FETを並列接続した時、ゲート抵抗を挿入せずに直結するとゲート寄生振動が発生します。この寄生振動はFETが高速スイッチングする時にゲート・ドレイン容量CrssとゲートリードインダクタンスLgの共振回路から発生します。共振条件のωL=1/ωCが成り立つ時ゲート・ソース間に振動電圧が発生し、ゲート・ソース定格電圧オーバーによるゲート破壊が起こします。また、ドレイン・ソース間電圧がON/OFFする時の振動電圧がゲート・ドレイン容量Cgdを通してゲート・ソース間電圧Vgsに重畳されて正帰還となり、誤動作による発振破壊を招きます。

発振破壊の対策

1、各ゲートに抵抗器10〜100Ωを挿入します。

2、ゲート抵抗を並列接続した元に抵抗器2.2〜4.7Ωを挿入します。

3、基板上の大電流パターンを太くし、配線インダクタンスを低減します。

4、電源線ドレイン・ソース間をツイスト線にします。

5、ゲート・ソース間パターン線を短くし、配線インダクタンスを小さくします。

6、各ゲートに直列にフェライトビーズを挿入します。


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